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白安鵬--半導體積體電路測試技術部落格

抖動這個名詞，可以被定義成一個時脈訊號，在其輸出轉換的過程中，與理想的轉換點之間的誤差。這個誤差值可能會領先理想的轉會點，或是比轉換點落後。通常抖動的單位為 ±pico second。而訊號的抖動量測，一般被區分成三種量測參數。一、 Cycle-to-Cycle Jitter，二、Period Jitter，三、Long-Term Jitter。這三種參數，都會在一個特別的電壓狀況下去量測。這個電壓通常是Vcc/2或1.5V。過大的Cycle-to-Cycle Jitter，會導致系統失效。以圖2為例，PLL1的輸出是PLL2的參考輸入頻率。PLL1的Cycle-to-Cycle Jitter超過PLL2的容許範圍時，PLL2就沒有辦法鎖定參考輸入頻率。因此，PLL1的Cycle-to-Cycle Jitter要小到讓PLL2能鎖定參考輸入頻率。量測兩個連續時脈訊號週期，是比較困難的。因為這樣的量測，需要俱備較高的量測精準度。舉例而言，PI6C2510-133這個PLL，它的Zero-Delay Buffer對Cyc...所謂的Period Jitter，它的定義是每一個訊號週期時間與...

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抖動這個名詞，可以被定義成一個時脈訊號，在其輸出轉換的過程中，與理想的轉換點之間的誤差。這個誤差值可能會領先理想的轉會點，或是比轉換點落後。通常抖動的單位為 ±pico second。而訊號的抖動量測，一般被區分成三種量測參數。一、 Cycle-to-Cycle Jitter，二、Period Jitter，三、Long-Term Jitter。這三種參數，都會在一個特別的電壓狀況下去量測。這個電壓通常是Vcc/2或1.5V。過大的Cycle-to-Cycle Jitter，會導致系統失效。以圖2為例，PLL1的輸出是PLL2的參考輸入頻率。PLL1的Cycle-to-Cycle Jitter超過PLL2的容許範圍時，PLL2就沒有辦法鎖定參考輸入頻率。因此，PLL1的Cycle-to-Cycle Jitter要小到讓PLL2能鎖定參考輸入頻率。量測兩個連續時脈訊號週期，是比較困難的。因為這樣的量測，需要俱備較高的量測精準度。舉例而言，PI6C2510-133這個PLL，它的Zero-Delay Buffer對Cyc...所謂的Period Jitter，它的定義是每一個訊號週期時間與...

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1 白安鵬半導體積體電路測試技術部落格

2 f訊號抖動的量測技術

3 jitter measurement techniques

4 訊號抖動的量測技術

5 時脈訊號的抖動 clock jitter

6 cycle to cycle jitter

7 period jitter

8 long term jitter

9 summary

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白安鵬半導體積體電路測試技術部落格,f訊號抖動的量測技術,jitter measurement techniques,訊號抖動的量測技術,時脈訊號的抖動 clock jitter,cycle to cycle jitter,period jitter,long term jitter,summary,note,張貼者：,這篇文章的連結,較舊的文章,關於我自己,有緣到facebook加我當朋友喔,檢視我的完整簡介,a 半導體積體電路測試概論,b 我所認識的混合訊號測試技術,c靜態隨機存取記憶體測試概念

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抖動這個名詞，可以被定義成一個時脈訊號，在其輸出轉換的過程中，與理想的轉換點之間的誤差。這個誤差值可能會領先理想的轉會點，或是比轉換點落後。通常抖動的單位為 ±pico second。而訊號的抖動量測，一般被區分成三種量測參數。一、 Cycle-to-Cycle Jitter，二、Period Jitter，三、Long-Term Jitter。這三種參數，都會在一個特別的電壓狀況下去量測。這個電壓通常是Vcc/2或1.5V。過大的Cycle-to-Cycle Jitter，會導致系統失效。以圖2為例，PLL1的輸出是PLL2的參考輸入頻率。PLL1的Cycle-to-Cycle Jitter超過PLL2的容許範圍時，PLL2就沒有辦法鎖定參考輸入頻率。因此，PLL1的Cycle-to-Cycle Jitter要小到讓PLL2能鎖定參考輸入頻率。量測兩個連續時脈訊號週期，是比較困難的。因為這樣的量測，需要俱備較高的量測精準度。舉例而言，PI6C2510-133這個PLL，它的Zero-Delay Buffer對Cyc...所謂的Period Jitter，它的定義是每一個訊號週期時間與...

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白安鵬--半導體積體電路測試技術部落格: 十月 2008

http://ictesting-tom.blogspot.com/2008_10_01_archive.html

A 半導體積體電路測試概論第五章直流參數測試. 直流參數測試也稱DC參數測試。主要驗證Device的電壓與電流值。也就是說，先設定好量測的條件後，再量測電壓或電流。本章節，會介紹以下的幾項重要的直流參數測試項目。測試流程(Test Flow)就是測試項目，依序逐一被執行的步驟。每一個測試項目，在執行的過程當中，待測物是否Pass或者Fail，都會被記錄及分類。當測試程式將整批Device測試完畢後，會產生一份測試結果，稱為Test Report或Test Summary Report。這份報告上，會有幾項重要訊息。(1)平均良率。(2)Device的描述。(3)測試時間、測試設備、測試人員。(4)測試數量。(5)好壞品數量及良率。(6)類別數量及百分比。(7)測式條件,例如測試溫度。(8)測試分類圖等等。 04 壞品—Open/Short Fail。 05 壞品—Input Leakage Fail。 06 壞品—Gross Function Fail。 07 壞品—VOH/VOL Fail。 08 壞品—IDD Fail。 10 壞品—IOS Fail。測試流程對量產測試的影響很大&#1229...

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白安鵬--半導體積體電路測試技術部落格: 二月 2009

http://ictesting-tom.blogspot.com/2009_02_01_archive.html

B 我所認識的混合訊號測試技術第八章一般的測試問題. 當你在開發一個混合訊號測試程式時，這是一個你必需要回答的問題。而這個問題的答案，可能要與其它儀器量出的測試記錄(data log)，比較後才能找到答案。混合訊號電路中，有些狀況是必需要與「接地平面(ground plane)」並連，以便敏感的類比訊號，可以遠離數位訊號的干擾。如果沒有「接地平面(ground plane)」。這些訊號，會藉由寄生的誘導體元件，或電容元件耦合到類比電路中。因此，接地可以區隔雜訊源，並防止雜訊的干擾。舉例來說，當我們考慮做訊號雜訊比(SNR)的量測時，我們是量到待測物的雜訊，還是系統的雜訊呢? 如果是將類比訊號數位化，這樣的測試，你可以先移除待測物，將類比訊號直接連到地(DUT zero)，再執行SNR測試。這樣子，就等同於，在沒有待測物的情況下，去量測系統的背景雜訊。所得的頻譜，可以再與先前的量測做比較。 12301;。這個題目，將在「什麼是接地」，這個主題中詳細討論。還有其他出現在不同待測物的誤差來源，它是隨機性的。可能的種狀況有，類比訊號沒有足夠的時間&#65292...我們很難用一米長為單位&#65292...

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白安鵬--半導體積體電路測試技術部落格: 一月 2009

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A 半導體積體電路測試概論第十五章掃瞄測試的原理. 9632;　什麼是掃瞄測試(Scan Testing)呢? 基於某些型態的電路而言，掃瞄測試是設計一些測試電路來測試主要的電路。這種方法，同時可以用來降低開發測試電路的時間(Test Development Time)，也可以降低量產時的測試時間(Test Time)。它完全依電路設計的內容而定。因此，我們稱為掃瞄電路設計(Scan Design)。然而，待測電路區塊的輸入訊號，就是我們要用來測試之用的輸入訊號。同樣地，待測電路區塊的輸出訊號，就是我們要觀察的輸出訊號。由於兩個電路區塊，是可以直接控制或者可以被觀察的。並且兩個電路區塊之間，為了能正確地操作，兩者之間彼此是相依的。在此前題下，哪一個電路區塊先被測試呢? 使用掃瞄設計這個方法，對以上的問題，提供了一個解決辦法。它主要是藉由降低電路的複雜度，來面對這個問題。掃瞄測試的設計，是建立在以下的幾個原理之上。 9671;所有的記憶體元件，可以獨立地被測試。 9671;迴授訊號的狀態，可以被設定成任意的值，且與目前的狀態無關。掃瞄測試設計，其實現的方法，是藉由一條掃...此種測試模式下&#65...

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白安鵬--半導體積體電路測試技術部落格: F.訊號抖動的量測技術

http://ictesting-tom.blogspot.com/2010/09/f.html

抖動這個名詞，可以被定義成一個時脈訊號，在其輸出轉換的過程中，與理想的轉換點之間的誤差。這個誤差值可能會領先理想的轉會點，或是比轉換點落後。通常抖動的單位為 ±pico second。而訊號的抖動量測，一般被區分成三種量測參數。一、 Cycle-to-Cycle Jitter，二、Period Jitter，三、Long-Term Jitter。這三種參數，都會在一個特別的電壓狀況下去量測。這個電壓通常是Vcc/2或1.5V。過大的Cycle-to-Cycle Jitter，會導致系統失效。以圖2為例，PLL1的輸出是PLL2的參考輸入頻率。PLL1的Cycle-to-Cycle Jitter超過PLL2的容許範圍時，PLL2就沒有辦法鎖定參考輸入頻率。因此，PLL1的Cycle-to-Cycle Jitter要小到讓PLL2能鎖定參考輸入頻率。量測兩個連續時脈訊號週期，是比較困難的。因為這樣的量測，需要俱備較高的量測精準度。舉例而言，PI6C2510-133這個PLL，它的Zero-Delay Buffer對Cyc...所謂的Period Jitter，它的定義是每一個訊號週期時間與...

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白安鵬--半導體積體電路測試技術部落格: E.March LR 測試向量

http://ictesting-tom.blogspot.com/2010/09/emarch-lr.html

March LR: A Test for Realistic Linked Faults. AJ Van de Goor G.N. Gaydadjiev V.N. Yarmolik. 到目前為止，已經有許多的March 測試向量，已經被開發出來。這些測試向量能夠測試出記憶體各種不同的失效模式。當我們同時考慮關連式失效模式時(Linked Faults)，測試向量的複雜度，也會因此而提高。論文的最後，針對Realistic Linked Faults，提出一些測試方法。它們包括一些新開發的測試向量。例如March LR、March LRD、March LRDD。這些測試向量，是比較有效率的，並且提供較高的失效涵蓋率。 Keywords: Memory Fault Models, Disturb Faults, Realistic Linked Faults, Fault Coverage, Test Length, March Test. 最後，我們會提出一些新的測試方法，來對實際關連式失效模式做測試。這些方法有March LR、March LRD...失效(Faults)，可以被分類為S...

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抖動這個名詞，可以被定義成一個時脈訊號，在其輸出轉換的過程中，與理想的轉換點之間的誤差。這個誤差值可能會領先理想的轉會點，或是比轉換點落後。通常抖動的單位為 ±pico second。而訊號的抖動量測，一般被區分成三種量測參數。一、 Cycle-to-Cycle Jitter，二、Period Jitter，三、Long-Term Jitter。這三種參數，都會在一個特別的電壓狀況下去量測。這個電壓通常是Vcc/2或1.5V。過大的Cycle-to-Cycle Jitter，會導致系統失效。以圖2為例，PLL1的輸出是PLL2的參考輸入頻率。PLL1的Cycle-to-Cycle Jitter超過PLL2的容許範圍時，PLL2就沒有辦法鎖定參考輸入頻率。因此，PLL1的Cycle-to-Cycle Jitter要小到讓PLL2能鎖定參考輸入頻率。量測兩個連續時脈訊號週期，是比較困難的。因為這樣的量測，需要俱備較高的量測精準度。舉例而言，PI6C2510-133這個PLL，它的Zero-Delay Buffer對Cyc...所謂的Period Jitter，它的定義是每一個訊號週期時間與...

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