今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。 Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 1 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱： 文章 (Atom).
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今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。 Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 1 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱： 文章 (Atom).
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計算機設計: 三月 2007
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Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 1 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱： 文章 (Atom).
計算機設計: 四月 2007
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今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。 訂閱： 文章 (Atom).
計算機設計: 這學期目標
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1 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱： 張貼留言 (Atom).
計算機設計: 網路上教的範例~除法器
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Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 訂閱： 張貼留言 (Atom).
計算機設計: 學習除法器
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OPEN SEA: 累人的一次
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星期二, 12月 05, 2006. 訂閱： 張貼留言 (Atom).
OPEN SEA: 真是恍然大悟呀...
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星期二, 11月 21, 2006. 9678;原來我以前一直把input輸入錯誤.A應該是0000000011111111我卻打成0101010101010101.真是天大的錯誤呀 到今天才發現= =. 今日雖然有把1-HAZARD做出來,但卻不是老師要的0-HAZARD.而且下課才做出來= = 希望下星期可以成功完成! 訂閱： 張貼留言 (Atom).
OPEN SEA: 練習操作
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星期一, 3月 19, 2007. 訂閱： 張貼留言 (Atom).
OPEN SEA: 今日課題~
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星期二, 10月 24, 2006. 訂閱： 張貼留言 (Atom).
OPEN SEA: 完成第一階段了~~
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星期二, 12月 19, 2006. STEP2 再加入一個(B C)，把HAZARD消除，就會看到剛剛的HAZARD不見了. 訂閱： 張貼留言 (Atom).
OPEN SEA: 今日
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星期二, 11月 14, 2006. 這次把電路拉完後還是看不到HAZARD，後來同學教我要把TURBO BIT關掉，然後再把出現HAZARD的地方固定電壓，例如：HAZARD=B'CD的話就要把B設低電位0，C跟D設高電位1，才可以看的到HAZAR. 訂閱： 張貼留言 (Atom).
OPEN SEA: 今日範例
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星期一, 4月 02, 2007. 今天把範例的除法器跑一遍，以前都沒學過這套軟體，所以第一次跑出來有點成就感，其中要把divbooke.v的原始碼前兩行的include刪掉才可以正確執行，至於其中道理我也不了解，但是能跑出來還是蠻開心ㄉ。 訂閱： 張貼留言 (Atom).
OPEN SEA: 四月 2007
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星期一, 4月 02, 2007. 今天把範例的除法器跑一遍，以前都沒學過這套軟體，所以第一次跑出來有點成就感，其中要把divbooke.v的原始碼前兩行的include刪掉才可以正確執行，至於其中道理我也不了解，但是能跑出來還是蠻開心ㄉ。 訂閱： 文章 (Atom).
OPEN SEA: 九月 2006
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星期二, 9月 26, 2006. 星期四, 9月 21, 2006. Verilog vs. VHDL. 早在1970年代末期至1980年代初，美國國防部（The United States Department of Defense），為方便管理有關武器承包商的電子電路技術文件，使其遵循統一的設計描述介面，以便在將來若有新技術推出後，仍能重複再使用（reuse）原設計，因而發展了名為VHSIC（Very High Speed Integrated Circuit） 的計劃。最初，其目的是希望能制定一個標準的文件格式（format）及語法（syntax），而各武器承包商及其分包商，均須遵循此一標準語法格式，描述其設計之電路。然而，它的最終的目的－恰如其名：V...在此同時，一家名為Gateway Design Automation的公司，亦於1984發表了一種相似於VHDL的硬體描述語言－Verilog HDL。不同於VHDL的是，Verilog HDL在發展之初，便是企圖能以程式語言介面（Program...Verilog模擬器提供了使用者一個非常具有彈性的模擬環境；使用它ᦁ...
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IP 6964.75.133. A new patch is out! Sunday March 18 2018 @ 00:28:20. And this one will bring some joy to you truck makers out there. Head on over to the forum post. And read more about it! Sunday December 31 2017 @ 18:57:21. A very warm Happy New Year from everyone here at MTMG. May 2018 surround us with peace and kindness. Have a happy celebration everyone! MTM2 Community Patch #2. Wednesday December 06 2017 @ 13:39:29. Various bugs that have showed up in Comm Patch #1 should have been fixed now. For mo...
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Window.devicePixelRatio*screen.width 'x' window.devicePixelRatio*screen.height) :(screen.width 'x' screen.height) ; this.removeAttribute('onclick')". Deviant for 7 Years. July 25, 1994. Last Visit: 1 week ago. This deviant's activity is hidden. Deviant since Jan 6, 2011. This is the place where you can personalize your profile! By moving, adding and personalizing widgets. You can drag and drop to rearrange. You can edit widgets to customize them. The bottom has widgets you can add! Why," you ask? Honeybe...
計算機設計
今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。 Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 1 第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機 修改為 乘法機 之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機 修改為 乘法機 之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱： 文章 (Atom).
kmaster123 (Mark Käss) - DeviantArt
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Respect to the man in the Icecreamvan!
Respect to the man in the Icecreamvan! And guilty feet have got no rhythm. Fimmtudagur, október 07, 2004. FLUTT Á NÝJA SíÐAU MEÐ KOMMENTAKERFI! STÓR ÁFANGI FYRIR BLOG.CENTRAL.IS/CATMASTER2000. Anonymous fimmtudagur, október 07, 2004. Blöndós eða jói fel bakar? Hægri armur Sinn fein er á blog.central.is/thevalrus. Anonymous fimmtudagur, október 07, 2004. Sá Clair Huxtable áðan! Get a life kidz.or a room for that matter.erum ekki á Spáni eða Ítalí u crazy people.Vér Ízlendingar munnhöggvumzt ei...Ég vann v...
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