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Verilog 數位設計

星期一, 1月 08, 2007. 真是奇怪了，在家裡做就很順，偏偏在課堂上考試時就是做不出來 Why 好無言阿 "! Posted by MOMO at 1/08/2007 05:13:00 上午. Posted by MOMO at 1/08/2007 04:27:00 上午. 星期日, 12月 24, 2006. F=(A C)(A' B C)(A' C' D')(A' B' C' D). F=(A C)(A' B C)(A' C' D')(A' B' C' D. Posted by MOMO at 12/24/2006 05:01:00 上午. 星期三, 12月 13, 2006. F=(A C D)(A B D')(A' C)(A' B C' D). Posted by MOMO at 12/13/2006 12:03:00 下午. 星期三, 12月 06, 2006. Posted by MOMO at 12/06/2006 10:50:00 下午. 星期二, 10月 03, 2006. A = Grid Size=25ns ;. B = Grid Size=100ns ;.

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星期一, 1月 08, 2007. 真是奇怪了，在家裡做就很順，偏偏在課堂上考試時就是做不出來 Why 好無言阿 ! Posted by MOMO at 1/08/2007 05:13:00 上午. Posted by MOMO at 1/08/2007 04:27:00 上午. 星期日, 12月 24, 2006. F=(A C)(A' B C)(A' C' D')(A' B' C' D). F=(A C)(A' B C)(A' C' D')(A' B' C' D. Posted by MOMO at 12/24/2006 05:01:00 上午. 星期三, 12月 13, 2006. F=(A C D)(A B D')(A' C)(A' B C' D). Posted by MOMO at 12/13/2006 12:03:00 下午. 星期三, 12月 06, 2006. Posted by MOMO at 12/06/2006 10:50:00 下午. 星期二, 10月 03, 2006. A = Grid Size=25ns ;. B = Grid Size=100ns ;.

<META> KEYWORDS

1 verilog 數位設計

2 0 comments

3 practice 4

4 真值表&卡若圖

5 上圖為卡若圖綠色線所畫出來的電路圖

6 下圖為卡若圖綠色線所模擬出來的波型圖，紅色部分為hazard

7 下圖為卡若圖紅色線加綠色線所畫出來的電路圖

8 下圖為卡若圖紅色線所模擬出來的波型圖，紅色部分為消除hazard

9 practuce 3

10 信號出現hazard，用紅筆圈出

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verilog 數位設計,0 comments,practice 4,真值表&卡若圖,上圖為卡若圖綠色線所畫出來的電路圖,下圖為卡若圖綠色線所模擬出來的波型圖，紅色部分為hazard,下圖為卡若圖紅色線加綠色線所畫出來的電路圖,下圖為卡若圖紅色線所模擬出來的波型圖，紅色部分為消除hazard,practuce 3,信號出現hazard，用紅筆圈出,成功消除hazard，用紅筆圈出,a' b' c,practice 2,真值表&卡諾圖,practice 1,hazard出現,消除hazard,關於我自己

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星期一, 1月 08, 2007. 真是奇怪了，在家裡做就很順，偏偏在課堂上考試時就是做不出來 Why 好無言阿 "! Posted by MOMO at 1/08/2007 05:13:00 上午. Posted by MOMO at 1/08/2007 04:27:00 上午. 星期日, 12月 24, 2006. F=(A C)(A' B C)(A' C' D')(A' B' C' D). F=(A C)(A' B C)(A' C' D')(A' B' C' D. Posted by MOMO at 12/24/2006 05:01:00 上午. 星期三, 12月 13, 2006. F=(A C D)(A B D')(A' C)(A' B C' D). Posted by MOMO at 12/13/2006 12:03:00 下午. 星期三, 12月 06, 2006. Posted by MOMO at 12/06/2006 10:50:00 下午. 星期二, 10月 03, 2006. A = Grid Size=25ns ;. B = Grid Size=100ns ;.

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Verilog 數位設計: 一月 2007

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星期一, 1月 08, 2007. 真是奇怪了，在家裡做就很順，偏偏在課堂上考試時就是做不出來 Why 好無言阿 "! Posted by MOMO at 1/08/2007 05:13:00 上午. Posted by MOMO at 1/08/2007 04:27:00 上午.

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Verilog 數位設計: 十月 2006

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星期二, 10月 03, 2006. A = Grid Size=25ns ;. B = Grid Size=100ns ;. Posted by MOMO at 10/03/2006 02:57:00 下午.

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Verilog 數位設計: Practice-2

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Verilog 數位設計: =="

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Verilog 數位設計: AND

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林雅菁verilog作業: 2006.10

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星期二, 10月 24, 2006. 續)2006 10 17 2.5 Glitches andHazards(危障). 故ＦＡＣＢＣ' ＡＢ. Posted by 雅菁 at 2:07 下午. 2006 10 17( 2.5 Glitches and Hazards). 三個inputs之Karnaugh Map如下一般，我們只會圈ＡＣ及ＢＣ' 故ＦＡＣＢＣ'. 下圖為 F=AC BC' 佈線圖. 下圖為 F=AC BC' 的週期圖. Posted by 雅菁 at 1:22 下午. 星期二, 10月 03, 2006. B input:週期200.0 ns C output:週期207.5 ns. A input:週期100.0 ns. Posted by 雅菁 at 2:34 下午. 32396;)2006/12/26 第一階段測試- -part 3. 2006/12/26 第一階段測試- -part 3. 32396;)2006/12/05 第一階段測試- -part 2. 2006 10 17( 2.5 Glitches and Hazards).

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95-上學期Verilog專用: November 2006

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Tuesday, November 21, 2006. 的波形圖上看見 Hazard 只能嘗試的用Silos寫程式語言讓他在波型圖上出現Hazard 直到今天才知道方法的 :. 二在卡諾圖上找出Hazard在哪 , 再把其中已知的值. Posted by snoopyyhc @ 5:04 AM. 第一階段的測試 .End (使用maxplus2). F=[( A) ( C) ( D)]&[B ( C) ( D)]&[A ( C) D]&[A B ( C)]&[( A) B C]&[( A) C D]. Posted by snoopyyhc @ 4:36 AM. Wednesday, November 15, 2006. 第一階段的測試 .(Continue)- Using Silos. Posted by snoopyyhc @ 3:24 AM. 第一階段的測試 : Find Where 0-Hazard is? F= [( A) ( C) ( D)]&[A ( C) D]&[( A) C D]&[B ( C) ( D)]&[( A) B C ( D)];.

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95-上學期Verilog專用: ※ 第一階段的測試 ............(Continue)--Using Silos

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Wednesday, November 15, 2006. 第一階段的測試 .(Continue)- Using Silos. Posted by snoopyyhc @ 3:24 AM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 8251;第一階段的測試 : Find Where 0-Hazard is? 2006/10/17 練習 - find Hazard. 2006/10/03 練習多工器 part2. 2006/09/28 Design Flow for HDL-based ASICs. 2006/09/26 practice the software of MAXPLUS2. 2006/09/21 校外教學- Verilog簡介. 20170;天真是糗到爆啦.

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95-上學期Verilog專用: December 2006

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Tuesday, December 19, 2006. 2006/12/19 第一階段終於 ending 啦朝第二階段邁進吧! 功能 : Test 電路圖是否有接錯. 終於做出來了.真是太高興了其實我是會做的.不曉得為什麼大家都做的很順利.而我卻非常的不順.上禮拜不是那邊怪怪的.就是這禮拜這裡怪怪的= = 而那些怪怪的原因就很像是卡到陰.實在很汗顏.我想我下一階段應該可以很快的做出來吧! 雖然代換成同一種邏輯閘(NAND or NOR)需要一些時間來算.不過這時候就是考驗到布林代數有沒有學好了.哈哈哈 A-ZA A-ZA Fighting! Posted by snoopyyhc @ 5:41 AM. Monday, December 11, 2006. 覺自己真的很笨.幹麻還去設周期阿.直接點旁邊的0 1值就好了= = 唉.不過下禮拜應該就可以把第一階段做出來了.拖太久了= =. Posted by snoopyyhc @ 11:40 PM. F9203822, 大葉大學電機系, Taiwan. View my complete profile.

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電腦‧設計: 乘法機___程式模擬圖

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95-上學期Verilog專用: September 2006

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Tuesday, September 26, 2006. 2006/09/26 practice the software of MAXPLUS2. Set project to current file. Enter nodes from SNF. 最後 , 就可以執行. Posted by snoopyyhc @ 1:18 AM. Monday, September 25, 2006. 並且能夠允許在同一個模組中有不同層次的表示法共同存在，設計者可以在同一個模組中混合使用，有三個level 邏輯閘層 gate-level ，行為層 behavior-level ，還有用assign寫的暫存器轉移層次 (Register Transfer Level) ，不同層次的表示法來描述所設計的電路。 Posted by snoopyyhc @ 7:57 AM. Tuesday, September 19, 2006. 結果走到體育館前遇到同學 , 才知道. 原來課是上一節的事.我錯過了 orz. Posted by snoopyyhc @ 6:08 AM. View my complete profile.

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95-上學期Verilog專用: October 2006

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Friday, October 20, 2006. 2006/10/17 練習 - find Hazard. After - 1-Hazard 發生於AB皆都是高電位時. Posted by snoopyyhc @ 1:13 AM. Monday, October 16, 2006. Posted by snoopyyhc @ 10:52 PM. Monday, October 02, 2006. 2006/10/03 練習多工器 part2. Posted by snoopyyhc @ 11:50 PM. 2006/09/28 Design Flow for HDL-based ASICs. 之前有上過程老師的課 , 老師有教我們平面規劃和繞線用軟體跑出來的平面規劃不一定都是最節省空間的 , 但用手畫的話 , 一定是最浪費時間的 (因為沒跑比電腦快呀 ). 平面規劃和繞線真的是一們很大的學問 , 想要節省成本利用有限的空間創造出更大的利潤況且繞線還有一定的規定等等的限制在! 未來就是要發明比這些演算法更好更快的方法來繞線可是一定要先學過演算法 , 因為這樣會更容易了解這些演算法的由來!

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Tuesday, December 19, 2006. 2006/12/19 第一階段終於 ending 啦朝第二階段邁進吧! 功能 : Test 電路圖是否有接錯. 終於做出來了.真是太高興了其實我是會做的.不曉得為什麼大家都做的很順利.而我卻非常的不順.上禮拜不是那邊怪怪的.就是這禮拜這裡怪怪的= = 而那些怪怪的原因就很像是卡到陰.實在很汗顏.我想我下一階段應該可以很快的做出來吧! 雖然代換成同一種邏輯閘(NAND or NOR)需要一些時間來算.不過這時候就是考驗到布林代數有沒有學好了.哈哈哈 A-ZA A-ZA Fighting! Posted by snoopyyhc @ 5:41 AM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 2006/12/12 練習. 8251;第一階段的測試的小秘訣. 8251; 第一階段的測試 .End (使用maxplus2). 2006/10/17 練習 - find Hazard. 2006/09/28 Design Flow for HDL-based ASICs.

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95-上學期Verilog專用: 2006/10/03 練習多工器 part2

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Monday, October 02, 2006. 2006/10/03 練習多工器 part2. Posted by snoopyyhc @ 11:50 PM. F9203822, 大葉大學電機系, Taiwan. View my complete profile. 2006/09/28 Design Flow for HDL-based ASICs. 2006/09/26 practice the software of MAXPLUS2. 2006/09/21 校外教學- Verilog簡介. 20170;天真是糗到爆啦.

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Mot de passe :. J'ai oublié mon mot de passe. Bienvenu sur le sky de momo et de vaness. Bienvenu sur notre sky! Ici vous pouré trouvé un pti pe notre vie et tt nos delire lol alors amusé vous bien et noublié pa de laché vos comms! Lol bizou a tt le monde. Mise à jour :. Abonne-toi à mon blog! Ou poster avec :. Retape dans le champ ci-dessous la suite de chiffres et de lettres qui apparaissent dans le cadre ci-contre. Posté le jeudi 09 octobre 2008 06:51. Le jour où je l'ai rencontré. Une chose est sûre.

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Momo-vegas.une nouvelle vie a nice. La rigolade des d'jeunes continue. Un blog ça occupe les gens quand ils se font chier. 05/06/2006 at 1:14 AM. 22/04/2008 at 4:09 PM. Subscribe to my blog! Il y a des sports dans lesquels il ne faut pas percister! J'ai mis cette photo car la personne sur ma droite ne m'a pas encore doublée:). Car deux secondes plus tard c'est le drame pour moi. Please enter the sequence of characters in the field below. Posted on Tuesday, 22 April 2008 at 4:12 PM. I love you till the end.

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