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蔚藍海域

星期四, 1月 04, 2007. 隨機四組 4 bit 串列輸入及串列輸出，使用 Mealy-Type FSM 設計，此數位電路均以 NAND 邏輯閘設計，最後於 MAX Plus II 上模擬驗證. 3 指定狀態，並求出次一狀態 q0 、q1 及輸出 Y 的布林函數式。以下卡諾圖為求出 q0 、q1 、Y 的布林函數式。註下圖為D型正反器電路(以 NAND 邏輯閘)。 Posted by 笨笨魚 @ 8:43 下午. 星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);.

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<META> DESCRIPTION

星期四, 1月 04, 2007. 隨機四組 4 bit 串列輸入及串列輸出，使用 Mealy-Type FSM 設計，此數位電路均以 NAND 邏輯閘設計，最後於 MAX Plus II 上模擬驗證. 3 指定狀態，並求出次一狀態 q0 、q1 及輸出 Y 的布林函數式。以下卡諾圖為求出 q0 、q1 、Y 的布林函數式。註下圖為D型正反器電路(以 NAND 邏輯閘)。 Posted by 笨笨魚 @ 8:43 下午. 星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);.

<META> KEYWORDS

1 蔚藍海域

2 第三階段測驗

3 1 由表中畫出有限狀態機圖 fsm ，如下圖

4 2 將狀態圖轉換成狀態表，並減化狀態

5 下圖為狀態圖轉成的狀態表

6 換完後，又發現s2和s3也可視為同一狀態，因此再將s3換成s2

7 下圖則為簡化後的狀態表

8 下圖為簡化後的狀態圖 fsm

9 下圖為指定狀態，並將狀態填入表中

10 5 畫出電路圖

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蔚藍海域,第三階段測驗,1 由表中畫出有限狀態機圖 fsm ，如下圖,2 將狀態圖轉換成狀態表，並減化狀態,下圖為狀態圖轉成的狀態表,換完後，又發現s2和s3也可視為同一狀態，因此再將s3換成s2,下圖則為簡化後的狀態表,下圖為簡化後的狀態圖 fsm,下圖為指定狀態，並將狀態填入表中,5 畫出電路圖,6 模擬電路,0 comments,第二階段測驗,最後於 synapticad 模擬驗證,1 由真值表中畫出卡諾圖，簡化卡諾圖並求出輸出的布林函數式,module,input,output,wire,nand

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星期四, 1月 04, 2007. 隨機四組 4 bit 串列輸入及串列輸出，使用 Mealy-Type FSM 設計，此數位電路均以 NAND 邏輯閘設計，最後於 MAX Plus II 上模擬驗證. 3 指定狀態，並求出次一狀態 q0 、q1 及輸出 Y 的布林函數式。以下卡諾圖為求出 q0 、q1 、Y 的布林函數式。註下圖為D型正反器電路(以 NAND 邏輯閘)。 Posted by 笨笨魚 @ 8:43 下午. 星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);.

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蔚藍海域: 十二月 2006

http://www.bluerain1101.blogspot.com/2006_12_01_archive.html

星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);. 5 (f1,a1,b1,d1);. 5 (f2,B,c1);. 5 (f3,A,B,D);. 5 (f4,A,b1,c1);. 5 (f5,f1,f2,f3,f4);. 5 (F,f5,f5);. Verilog 1205 V0 (A,B,C,D,F);. 0 A=0; B=0; C=0; D=0;. A=0; B=0; C=0; D=0;. 320 A= A;. 160 B= B;. A:0 B:0 1 C:0 D:0.

2

蔚藍海域: 第三階段測驗

http://www.bluerain1101.blogspot.com/2007/01/blog-post.html

星期四, 1月 04, 2007. 隨機四組 4 bit 串列輸入及串列輸出，使用 Mealy-Type FSM 設計，此數位電路均以 NAND 邏輯閘設計，最後於 MAX Plus II 上模擬驗證. 3 指定狀態，並求出次一狀態 q0 、q1 及輸出 Y 的布林函數式。以下卡諾圖為求出 q0 、q1 、Y 的布林函數式。註下圖為D型正反器電路(以 NAND 邏輯閘)。 Posted by 笨笨魚 @ 8:43 下午. 31528;笨魚. 31532;二階段測驗. 31532;一階段測驗. 1 Bit Full Adder. Verilog HDL 第二堂課. 31532;一次.

3

蔚藍海域: 九月 2006

http://www.bluerain1101.blogspot.com/2006_09_01_archive.html

星期二, 9月 26, 2006. 1 Bit Full Adder. 而Max Plus II 在. Posted by 笨笨魚 @ 8:37 下午. 一些關於 Verilog HDL 的網站. Http:/ zh.wikipedia.org/wiki/Verilog HDL#Verilog 2001. Http:/ www.icdiy.org/article.php3? Http:/ www.icdiy.org/article.php3? Http:/ www.icdiy.org/article.php3? Posted by 笨笨魚 @ 7:47 下午. 星期二, 9月 19, 2006. Posted by 笨笨魚 @ 6:20 下午. 31528;笨魚. 31532;三階段測驗. 31532;二階段測驗. 31532;一階段測驗. 1 Bit Full Adder. Verilog HDL 第二堂課. 31532;一次.

4

蔚藍海域: 十一月 2006

http://www.bluerain1101.blogspot.com/2006_11_01_archive.html

星期三, 11月 29, 2006. 針對某 4 inputs、1 outpout 電路進行真值表、K-Map化簡。 0-Hazard 所在，然後進行改進設計使其成為 0-Hazard Free。以 MAX plus II 模擬驗證. 為了找出 0-Hazard 所在，在這裡不將卡諾圖化到最簡). 2 在 MAX plus II 上畫出電路圖，如下圖。 A:0 B:0 1 C:0 D:0. A:0 B:0 1 C:1 D:1. A:0 B:1 C:1 D:0 1. 4 下圖為 0-Hazard 的模擬波形圖。 A:0 B:0 1 C:0 D:0 的情形. A:0 B:0 1 C:1 D:1 的情形. A:0 B:1 C:1 D:0 1 的情形. 5 在卡諾圖中進行修改設計，將 0-Hazard 消除掉。 6 下圖為 0-Hazard Free 的電路圖及模擬波形圖，由波形圖中可看到 0-Hazard 已被消除。 A:0 B:0 1 C:0 D:0 的情形. A:0 B:0 1 C:1 D:1 的情形. A:0 B:1 C:1 D:0 1 的情形. Posted by 笨笨魚 @ 4:58 下午.

5

蔚藍海域: 第二階段測驗

http://www.bluerain1101.blogspot.com/2006/12/blog-post.html

星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);. 5 (f1,a1,b1,d1);. 5 (f2,B,c1);. 5 (f3,A,B,D);. 5 (f4,A,b1,c1);. 5 (f5,f1,f2,f3,f4);. 5 (F,f5,f5);. Verilog 1205 V0 (A,B,C,D,F);. 0 A=0; B=0; C=0; D=0;. A=0; B=0; C=0; D=0;. 320 A= A;. 160 B= B;. A:0 B:0 1 C:0 D:0.

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計算機‧設計: 除法機 (混合模式)

http://bluerain11012.blogspot.com/2007/04/blog-post_6641.html

除法機程式碼，以SynaptiCAD模擬，模擬波形圖如下：. 訂閱：張貼留言 (Atom).

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F9203843: 十月 2006

http://kingerzack.blogspot.com/2006_10_01_archive.html

星期二, 10月 24, 2006. Wire a,b;. System clock #100 clock1(a);. System clock #50 clock2(b);. Module system clock(clk);. Begin#(PERIOD/2) clk= clk;. PERIOD-PERIOD/2) clk= clk;. Endalways @ (posedge clk). Posted by f9203843 @ 2:44 下午. 星期二, 10月 17, 2006. Posted by f9203843 @ 10:02 下午. 星期二, 10月 03, 2006. Posted by f9203843 @ 8:43 下午. Posted by f9203843 @ 1:32 上午. 星期一, 10月 02, 2006. Posted by f9203843 @ 4:32 下午. 21729;林鎮, 大葉大學, Taiwan. 31532;三階段. 31532;二階段. 26032;學期. 31532;三階段考試.

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怎麼會這樣: 十二月 2006

http://fu007ghost.blogspot.com/2006_12_01_archive.html

星期二, 12月 26, 2006. Wire a1,b1,c1,d1,f1,f2,f3,f4,f5,F;. Nand q1(a1,a,a);. Nand q2(b1,b,b);. Nand q3(c1,c,c);. Nand q4(d1,d,d);. Nand q5(f1,a1,c1);. Nand q6(f2,a1,b,d);. Nand q7(f3,a,c,d1);. Nand q8(f4,a,b1,c);. Nand q9(f5,f1,f2,f3,f4);. Nand q10(F,f5,f5,f5,f5);. A=0;b=0;c=0;d=0;. 200 a= a;. 100 b= b;. Wire a1,b1,c1,d1,f1,f2,f3,f4,f5,F;. Nand #3 q1(a1,a,a);. Nand #3 q2(b1,b,b);. Nand #3 q3(c1,c,c);. Nand #3 q4(d1,d,d);. Nand #3 q5(f1,a1,c1);. Nand #3 q6(f2,a1,b,c,d);/ 去除Hazard. Nand #3 q6(f2,a1,b,d);.

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怎麼會這樣: 十一月 2006

http://fu007ghost.blogspot.com/2006_11_01_archive.html

星期二, 11月 21, 2006. Posted by 阿弟的天空 @ 9:53 下午. 星期三, 11月 15, 2006. 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. F=(B' C D')(A' C D')(A B C')(A C' D)(B C' D)(A B D)(A' B' C D'). F=(B' C D')(A' C D')(A B C')(A C' D)(B C' D)(A B D)(A' B' D'). Posted by 阿弟的天空 @ 12:42 上午. 38463;弟的天空. 31532;二階段練習. 32066;於發現Hazard. 31532;一階段. 21407;來是這樣. 20316;業一. 20170;天的課外活動! 20358;灌灌水ㄅ.把我淹沒.

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憭批蔬敶剔��摰�

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Notify Blogger about objectionable content. What does this mean? 撟喳憭批飛撠蝢憌敺頞= =. 鈭, 銋 29, 2006. Posted by f9203843 @ 12:12 銝. 銝, 銋 27, 2006. Module fulladder 1(a,b,Cin,Sum,Cout);. Input a,b,Cin;. Output Sum,Cout;. Wire d,e,f;. Xor(d,a,b);. 頛舫摰,頛詨箇榛,頛詨亦榮,b. And(e,a,b);. 頛舫摰,頛詨箇榷,頛詨亦榮,b. Xor(Sum,d,Cin);. 頛舫摰,頛詨箇搴um,頛詨亦榛,Cin. And(f,d,Cin);. 頛舫摰,頛詨箇榻,頛詨亦榛,Cin. Or(Cout,f,e);. 頛舫摰,頛詨箇慢out,頛詨亦榻,e. Module fulladder 1(a,b,Cin,Sum,Cout);. Input a,b,Cin;. Output Sum,Cout;. Assign {Cout,Sum}=a b Cin;. Input a,b,Cin;.

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星期四, 1月 04, 2007. 隨機四組 4 bit 串列輸入及串列輸出，使用 Mealy-Type FSM 設計，此數位電路均以 NAND 邏輯閘設計，最後於 MAX Plus II 上模擬驗證. 3 指定狀態，並求出次一狀態 q0 、q1 及輸出 Y 的布林函數式。以下卡諾圖為求出 q0 、q1 、Y 的布林函數式。註下圖為D型正反器電路(以 NAND 邏輯閘)。 Posted by 笨笨魚 @ 8:43 下午. 星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);.

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計算機‧設計

將「除法機」修改為「乘法機」之混合模式設計，以 Verilog 設計並模擬。 1 ALU控制線─ALU 在 IDLE 狀態時，輸出為0。 12288;　　　　　　ALU 在 COMPUTE狀態時，將 r1 與 x 相加。乘法機 (混合模式) ASM圖：. 12288;r1寫入ALU資料，r2寫入y值。(ldr1、ldr2=1). 12288;aluctrl控制ALU輸出0，主要是將r1清為0。 12288;r3←r1 x。(ldr3=1、muxctrl=0、aluctrl='ADDITION). 12288;r2←r2-1。(ldr2=0、decr2=1). 除法機程式碼，以SynaptiCAD模擬，模擬波形圖如下：. 將「除法機」修改為「乘法機」之行為模式設計，以 Verilog 設計並模擬。乘法機 (行為模式) ASM圖：. 除法機程式碼，以SynaptiCAD模擬，模擬波形圖如下：. 紅綠燈程式碼，以SynaptiCAD模擬，模擬之波形圖如下：. 訂閱：文章 (Atom).

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Amanda's Journal

Luvin Contest (Canada Only). 04 Jul 2010 10:51am. My new favourite site http:/ canadianfreestuff.com. Is having a contest right now to win a digital camera! Enter now for your chance to win http:/ bit.ly/chjbe1. Shoot Out to a Great Post-Deathly Hallows Fan Fic. 24 Feb 2009 08:43pm. This is an excellent example of a Post-DH fic. I dare you to try and not love it! Title: www.fanfiction.net/s/4466132/1/Aftermath. MAJOR ships: Ron/Hermione, with a bit Harry/Ginny. 07 Feb 2006 11:47am. Has it been that long?

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