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計算機設計

Define NUM STATE BITS 1. Module slow div system(pb,ready,x,y,r3,sysclk);. Input pb,x,y,sysclk;. Output ready,r3;. Wire [11:0] x,y;. Reg [11:0] r1,r2,r3;. Reg [`NUM STATE BITS-1:0] present state;. Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r1 = 1 pb). Posedge sysclk) enter new state(`COMPUTE);. Task enter new state;. Input [`NUM STATE BITS-1:0] this state;. Present state = this state;. Always @(posedge sysclk) #20. Display("%d r1=%d r2=%d r3=%d pb=%b ready=%b", $time, r1,r2,r3, pb, ready);.

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<META> DESCRIPTION

Define NUM STATE BITS 1. Module slow div system(pb,ready,x,y,r3,sysclk);. Input pb,x,y,sysclk;. Output ready,r3;. Wire [11:0] x,y;. Reg [11:0] r1,r2,r3;. Reg [`NUM STATE BITS-1:0] present state;. Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r1 = 1 pb). Posedge sysclk) enter new state(`COMPUTE);. Task enter new state;. Input [`NUM STATE BITS-1:0] this state;. Present state = this state;. Always @(posedge sysclk) #20. Display(%d r1=%d r2=%d r3=%d pb=%b ready=%b, $time, r1,r2,r3, pb, ready);.

<META> KEYWORDS

1 計算機設計

2 除法器變乘法器

3 define idle 1'b0

4 define compute 1'b1

5 wire pb;

6 reg ready;

7 always

8 begin

9 if pb

10 endtask

CONTENT

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KEYWORDS ON PAGE

計算機設計,除法器變乘法器,define idle 1'b0,define compute 1'b1,wire pb;,reg ready;,always,begin,if pb,endtask,endmodule,module top;,reg pb;,wire ready;,integer s;,wire sysclk;,initial,pb= 0;,posedge sysclk ;,wait ready ;,display ok ;,else,stop;,張貼者：,阿弟的天空,沒有留言,熟悉一下軟體

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計算機設計 | fu007.blogspot.com Reviews

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Define NUM STATE BITS 1. Module slow div system(pb,ready,x,y,r3,sysclk);. Input pb,x,y,sysclk;. Output ready,r3;. Wire [11:0] x,y;. Reg [11:0] r1,r2,r3;. Reg [`NUM STATE BITS-1:0] present state;. Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r1 = 1 pb). Posedge sysclk) enter new state(`COMPUTE);. Task enter new state;. Input [`NUM STATE BITS-1:0] this state;. Present state = this state;. Always @(posedge sysclk) #20. Display("%d r1=%d r2=%d r3=%d pb=%b ready=%b", $time, r1,r2,r3, pb, ready);.

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計算機設計: 熟悉一下軟體!今天的例題!

http://www.fu007.blogspot.com/2007/04/blog-post_02.html

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計算機設計: 忙碌的一學期

http://www.fu007.blogspot.com/2007/04/blog-post.html

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3

計算機設計: 除法器變乘法器

http://www.fu007.blogspot.com/2007/04/blog-post_09.html

Define NUM STATE BITS 1. Module slow div system(pb,ready,x,y,r3,sysclk);. Input pb,x,y,sysclk;. Output ready,r3;. Wire [11:0] x,y;. Reg [11:0] r1,r2,r3;. Reg [`NUM STATE BITS-1:0] present state;. Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r1 = 1 pb). Posedge sysclk) enter new state(`COMPUTE);. Task enter new state;. Input [`NUM STATE BITS-1:0] this state;. Present state = this state;. Always @(posedge sysclk) #20. Display("%d r1=%d r2=%d r3=%d pb=%b ready=%b", $time, r1,r2,r3, pb, ready);.

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計算機設計: 四月 2007

http://www.fu007.blogspot.com/2007_04_01_archive.html

Define NUM STATE BITS 1. Module slow div system(pb,ready,x,y,r3,sysclk);. Input pb,x,y,sysclk;. Output ready,r3;. Wire [11:0] x,y;. Reg [11:0] r1,r2,r3;. Reg [`NUM STATE BITS-1:0] present state;. Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r1 = 1 pb). Posedge sysclk) enter new state(`COMPUTE);. Task enter new state;. Input [`NUM STATE BITS-1:0] this state;. Present state = this state;. Always @(posedge sysclk) #20. Display("%d r1=%d r2=%d r3=%d pb=%b ready=%b", $time, r1,r2,r3, pb, ready);.

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計算機設計: 四月 2007

http://kmaster123.blogspot.com/2007_04_01_archive.html

今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。訂閱：文章 (Atom).

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計算機設計: 三月 2007

http://kmaster123.blogspot.com/2007_03_01_archive.html

Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 1 第一階段: 除法機修改為乘法機之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機修改為乘法機之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機修改為乘法機之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱：文章 (Atom).

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OPEN SEA: 累人的一次

http://dyuminoko.blogspot.com/2006/12/blog-post.html

星期二, 12月 05, 2006. 訂閱：張貼留言 (Atom).

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OPEN SEA: 真是恍然大悟呀...

http://dyuminoko.blogspot.com/2006/11/blog-post_21.html

星期二, 11月 21, 2006. 9678;原來我以前一直把input輸入錯誤.A應該是0000000011111111我卻打成0101010101010101.真是天大的錯誤呀到今天才發現= =. 今日雖然有把1-HAZARD做出來,但卻不是老師要的0-HAZARD.而且下課才做出來= = 希望下星期可以成功完成! 訂閱：張貼留言 (Atom).

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OPEN SEA: 練習操作

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星期一, 3月 19, 2007. 訂閱：張貼留言 (Atom).

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OPEN SEA: 今日課題~

http://dyuminoko.blogspot.com/2006/10/blog-post_24.html

星期二, 10月 24, 2006. 訂閱：張貼留言 (Atom).

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OPEN SEA: 完成第一階段了~~

http://dyuminoko.blogspot.com/2006/12/blog-post_116651117098774751.html

星期二, 12月 19, 2006. STEP2 再加入一個(B C)，把HAZARD消除，就會看到剛剛的HAZARD不見了. 訂閱：張貼留言 (Atom).

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OPEN SEA: 今日

http://dyuminoko.blogspot.com/2006/11/blog-post.html

星期二, 11月 14, 2006. 這次把電路拉完後還是看不到HAZARD，後來同學教我要把TURBO BIT關掉，然後再把出現HAZARD的地方固定電壓，例如：HAZARD=B'CD的話就要把B設低電位0，C跟D設高電位1，才可以看的到HAZAR. 訂閱：張貼留言 (Atom).

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OPEN SEA: 今日範例

http://dyuminoko.blogspot.com/2007/04/blog-post.html

星期一, 4月 02, 2007. 今天把範例的除法器跑一遍，以前都沒學過這套軟體，所以第一次跑出來有點成就感，其中要把divbooke.v的原始碼前兩行的include刪掉才可以正確執行，至於其中道理我也不了解，但是能跑出來還是蠻開心ㄉ。訂閱：張貼留言 (Atom).

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Define NUM STATE BITS 1. Module slow div system(pb,ready,x,y,r3,sysclk);. Input pb,x,y,sysclk;. Output ready,r3;. Wire [11:0] x,y;. Reg [11:0] r1,r2,r3;. Reg [`NUM STATE BITS-1:0] present state;. Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r1 = 1 pb). Posedge sysclk) enter new state(`COMPUTE);. Task enter new state;. Input [`NUM STATE BITS-1:0] this state;. Present state = this state;. Always @(posedge sysclk) #20. Display("%d r1=%d r2=%d r3=%d pb=%b ready=%b", $time, r1,r2,r3, pb, ready);.

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Mot de passe :. J'ai oublié mon mot de passe. La position des blocs a été enregistrée. Samedi 30 janvier 2010 09:20. Salut, c'est Dj-SofKar, viens voir mon nouveau blog 0νer-Groove : mon nouveau blog oνer-Groove ICI. Fais ton blog Oνer-Groove et ajoute moi en contact. Si tu es deja sur Oνer-Groove, ajoute moi. Merci! Dim 20 juillet 2008. Ici pour : Me faire des potes. Taille : 183 cm. Poids : 65 kg. Habite : Chez mes parents. Signe astro : Verseau. Poster sur mon blog.

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