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計算機設計

總算做好第一階段了，這次是延用老師給的例程式而修改出來的，雖然並不是全部都自己做的，但只修改一些局部的地方，就已經讓我受益良多，而一些指令還有些不清楚，有機會一定要去上網深入了解。 Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r2 1 pb). Posedge sysclk) enter new state(`COMPUTE);. 今天老師教的東西，感覺都蠻深奧的，除法器要改作為乘法器，到現在還是一點頭緒也沒有，看來就只有等到借到中文書，然後再自己好好琢磨一下，若有不會的問題，再去跟老師討論一下，不然就以現今我的程度，問題應該蠻多的，有道是"欲練其功，必先利其器"，有一定的基礎，這樣才能在上這堂課的時候，有比較好的表現！ Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;.

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總算做好第一階段了，這次是延用老師給的例程式而修改出來的，雖然並不是全部都自己做的，但只修改一些局部的地方，就已經讓我受益良多，而一些指令還有些不清楚，有機會一定要去上網深入了解。 Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r2 1 pb). Posedge sysclk) enter new state(`COMPUTE);. 今天老師教的東西，感覺都蠻深奧的，除法器要改作為乘法器，到現在還是一點頭緒也沒有，看來就只有等到借到中文書，然後再自己好好琢磨一下，若有不會的問題，再去跟老師討論一下，不然就以現今我的程度，問題應該蠻多的，有道是欲練其功，必先利其器，有一定的基礎，這樣才能在上這堂課的時候，有比較好的表現！ Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;.

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1 skip to main

2 skip to sidebar

3 計算機設計

4 乘法器之第一階段

5 局部的程式碼

6 always

7 begin

8 if pb

9 張貼者：

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skip to main,skip to sidebar,計算機設計,乘法器之第一階段,局部的程式碼,always,begin,if pb,張貼者：,沒有留言,課堂範例除法器的試跑,網路上的範例除法器,wire pb;,posedge clk,ready=1;,endmodule,網誌存檔,關於我自己,檢視我的完整簡介

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計算機設計 | onhoto.blogspot.com Reviews

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總算做好第一階段了，這次是延用老師給的例程式而修改出來的，雖然並不是全部都自己做的，但只修改一些局部的地方，就已經讓我受益良多，而一些指令還有些不清楚，有機會一定要去上網深入了解。 Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r2 1 pb). Posedge sysclk) enter new state(`COMPUTE);. 今天老師教的東西，感覺都蠻深奧的，除法器要改作為乘法器，到現在還是一點頭緒也沒有，看來就只有等到借到中文書，然後再自己好好琢磨一下，若有不會的問題，再去跟老師討論一下，不然就以現今我的程度，問題應該蠻多的，有道是"欲練其功，必先利其器"，有一定的基礎，這樣才能在上這堂課的時候，有比較好的表現！ Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;.

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計算機設計: 網路上的範例--除法器

http://www.onhoto.blogspot.com/2007/03/module-divr1r2r3pbclkxyready-input-pb.html

這是在網路上抓到的範例程式，是從老師給的blog中的“崑山科大電子系梁東雄老師教學網頁”所找到的，用SynaptiCAD試跑之後，發現裡面的程式碼有隱藏的字元，倘若沒有注意到的話，所跑出來的程式就會出錯，所以在參考網路上範例的時候，定要注意裡面有沒有隱藏的字元，由於是第一堂課，就先熟悉一下SynaptiCAD的操作，以便在往後的課堂上有更好的表現。 Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. If (pb) begin while(r1 =1). 訂閱：張貼留言 (Atom).

2

計算機設計: 三月 2007

http://www.onhoto.blogspot.com/2007_03_01_archive.html

這是在網路上抓到的範例程式，是從老師給的blog中的“崑山科大電子系梁東雄老師教學網頁”所找到的，用SynaptiCAD試跑之後，發現裡面的程式碼有隱藏的字元，倘若沒有注意到的話，所跑出來的程式就會出錯，所以在參考網路上範例的時候，定要注意裡面有沒有隱藏的字元，由於是第一堂課，就先熟悉一下SynaptiCAD的操作，以便在往後的課堂上有更好的表現。 Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. If (pb) begin while(r1 =1). 訂閱：文章 (Atom).

3

計算機設計: 乘法器之第一階段

http://www.onhoto.blogspot.com/2007/04/blog-post_22.html

總算做好第一階段了，這次是延用老師給的例程式而修改出來的，雖然並不是全部都自己做的，但只修改一些局部的地方，就已經讓我受益良多，而一些指令還有些不清楚，有機會一定要去上網深入了解。 Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r2 1 pb). Posedge sysclk) enter new state(`COMPUTE);. 訂閱：張貼留言 (Atom).

4

計算機設計: 四月 2007

http://www.onhoto.blogspot.com/2007_04_01_archive.html

總算做好第一階段了，這次是延用老師給的例程式而修改出來的，雖然並不是全部都自己做的，但只修改一些局部的地方，就已經讓我受益良多，而一些指令還有些不清楚，有機會一定要去上網深入了解。 Posedge sysclk) enter new state(`IDLE);. Ready = 1;. While (r2 1 pb). Posedge sysclk) enter new state(`COMPUTE);. 今天老師教的東西，感覺都蠻深奧的，除法器要改作為乘法器，到現在還是一點頭緒也沒有，看來就只有等到借到中文書，然後再自己好好琢磨一下，若有不會的問題，再去跟老師討論一下，不然就以現今我的程度，問題應該蠻多的，有道是"欲練其功，必先利其器"，有一定的基礎，這樣才能在上這堂課的時候，有比較好的表現！訂閱：文章 (Atom).

5

計算機設計: 課堂範例-除法器的試跑

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今天老師教的東西，感覺都蠻深奧的，除法器要改作為乘法器，到現在還是一點頭緒也沒有，看來就只有等到借到中文書，然後再自己好好琢磨一下，若有不會的問題，再去跟老師討論一下，不然就以現今我的程度，問題應該蠻多的，有道是"欲練其功，必先利其器"，有一定的基礎，這樣才能在上這堂課的時候，有比較好的表現！訂閱：張貼留言 (Atom).

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計算機設計: 三月 2007

http://kmaster123.blogspot.com/2007_03_01_archive.html

Module div(r1,r2,r3,pb,clk,x,y,ready) ;. Input pb , clk;. Input [3:0] x,y;. Output [3:0]ready,r3,r2,r1;. Wire[3:0] r1,r2,r3;. Reg[3:0] r1,r2,r3,ready;. 1 第一階段: 除法機修改為乘法機之行為模式設計, Verilog 程式設計, 口試, 書面報告. 2 第二階段: 除法機修改為乘法機之混合模式設計, Verilog 程式設計, 口試, 書面報告. 3 第三階段: 除法機修改為乘法機之結構模式設計, Verilog 程式設計, 口試, 書面報告. 訂閱：文章 (Atom).

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計算機設計: 四月 2007

http://kmaster123.blogspot.com/2007_04_01_archive.html

今天把老師給的範例程式給套用進去，去跑跑看，並跟同學討論如何修改。這學期教的比之前複雜多了，這下得努力研究可以了 = =" 。訂閱：文章 (Atom).

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OPEN SEA: 累人的一次

http://dyuminoko.blogspot.com/2006/12/blog-post.html

星期二, 12月 05, 2006. 訂閱：張貼留言 (Atom).

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OPEN SEA: 真是恍然大悟呀...

http://dyuminoko.blogspot.com/2006/11/blog-post_21.html

星期二, 11月 21, 2006. 9678;原來我以前一直把input輸入錯誤.A應該是0000000011111111我卻打成0101010101010101.真是天大的錯誤呀到今天才發現= =. 今日雖然有把1-HAZARD做出來,但卻不是老師要的0-HAZARD.而且下課才做出來= = 希望下星期可以成功完成! 訂閱：張貼留言 (Atom).

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OPEN SEA: 練習操作

http://dyuminoko.blogspot.com/2007/03/blog-post.html

星期一, 3月 19, 2007. 訂閱：張貼留言 (Atom).

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OPEN SEA: 今日課題~

http://dyuminoko.blogspot.com/2006/10/blog-post_24.html

星期二, 10月 24, 2006. 訂閱：張貼留言 (Atom).

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OPEN SEA: 完成第一階段了~~

http://dyuminoko.blogspot.com/2006/12/blog-post_116651117098774751.html

星期二, 12月 19, 2006. STEP2 再加入一個(B C)，把HAZARD消除，就會看到剛剛的HAZARD不見了. 訂閱：張貼留言 (Atom).

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OPEN SEA: 今日

http://dyuminoko.blogspot.com/2006/11/blog-post.html

星期二, 11月 14, 2006. 這次把電路拉完後還是看不到HAZARD，後來同學教我要把TURBO BIT關掉，然後再把出現HAZARD的地方固定電壓，例如：HAZARD=B'CD的話就要把B設低電位0，C跟D設高電位1，才可以看的到HAZAR. 訂閱：張貼留言 (Atom).

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OPEN SEA: 今日範例

http://dyuminoko.blogspot.com/2007/04/blog-post.html

星期一, 4月 02, 2007. 今天把範例的除法器跑一遍，以前都沒學過這套軟體，所以第一次跑出來有點成就感，其中要把divbooke.v的原始碼前兩行的include刪掉才可以正確執行，至於其中道理我也不了解，但是能跑出來還是蠻開心ㄉ。訂閱：張貼留言 (Atom).

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